半導体の進化は止まるのか
「チップレット CoWoS 先端パッケージ」と検索する人が知りたいのは、ニュースではなく構造の意味だ。
結論は明確である。
微細化の次に性能を左右するのは実装であり、その中心にCoWoSが位置している。
本稿で押さえる論点は三つ。
・モノリシック限界が歩留まりを下げる理由
・インターポーザ構造がもたらす変化
・HBM統合がAI性能を規定する仕組み
微細化が進んでもコスト効率が悪化する理由
2nmや3nmはすでに現実の技術だ。
問題は物理限界そのものではない。
壁になるのはコスト、とりわけ巨大ダイの歩留まりである。
歩留まりとは良品率のこと。
ダイ面積が大きいほど欠陥に当たる確率は上がる。
モノリシック設計は一体構造であるため、一部の欠陥が全体の不良につながる。
AI向けGPUは巨大化している。
それに比例して不良リスクも増大する。
結果として製造効率は低下し、微細化を進めてもコストパフォーマンスは改善しにくくなる。
「微細化が止まる＝進化停止」という理解は正確ではない。
進化の方向が変わっただけだ。
チップを分割して製造し、後工程で接続する。
この発想がチップレットである。
欠陥の影響を局所化できるため、歩留まり改善につながる。
ここに構造転換の本質がある。
CoWoSの断面構造
CoWoSはTSMCが量産する代表的な先端パッケージ方式である。
中核となるのがインターポーザ構造。
インターポーザは微細配線を担うシリコン中継層だ。
断面構造は次の順で構成される。
・パッケージ基板
・インターポーザ（微細配線層）
・ロジックチップ（GPUなど）
・HBM（積層メモリ）
従来基板の配線は比較的粗く、配線幅やピッチに制約がある。
インターポーザはより細かい配線形成が可能で、短距離に多数の信号線を配置できる。
これにより接続密度が向上し、遅延と電力損失を抑えやすくなる。
RDLは再配線層を指し、信号経路を再設計するための層と捉えればよい。
従来パッケージとの違い
本質的な違いは「配線の微細さ」と「距離」にある。
従来基板では配線が太く距離も長いため、帯域が先に飽和しやすい。
CoWoSでは微細配線かつ短距離接続が可能となり、高帯域を比較的低電力で実現しやすい。
AI処理では演算性能だけでは不十分だ。
ボトルネックはメモリ帯域にある。
したがって、実装が主戦場となる。
CoWoSはその基盤技術である。
HBM統合が性能を左右する理由
AI処理の速度は演算性能だけで決まらない。
データ転送速度が追いつかなければGPUは待機状態になる。
これがメモリ帯域問題である。
HBMはTSVを用いた3D積層メモリ。
TSVは貫通電極であり、積層層を垂直方向に接続する。
CoWoSではHBMとロジックを物理的に近接させ、横方向を超短距離で接続する。
距離短縮による効果は明確だ。
・信号遅延の低減
・消費電力の削減
・同時転送量の増加
そのためHBM統合が不可欠となる。
GPU単体では十分な性能を引き出せない。
最新のAIアクセラレータは複数チップレットとHBMを同一パッケージ上に実装する。
従来方式では配線密度と電力が制約となり、同様の構成は困難だった。
CoWoSは微細化の代替ではなく、性能を引き出すための基盤である。
2026年以降に顕在化する課題
AIサーバー需要は拡大を続ける。
一方で供給能力の拡張は容易ではない。
背景には製造難易度の高さがある。
主な難所は三つ。
・大面積にわたる微細配線形成
・貼り合わせ後の反りおよび熱管理
・高密度実装に伴う検査・歩留まり管理
パッケージが大型化するほど反りは顕著になり、接続不良の要因となる。
これらがボトルネックとなれば、出荷数量は伸びない。
供給逼迫が生じやすい構造にある。
同時に標準化の動きも進む。
チップレットをモジュール部品として扱う方向だ。
将来的には3D実装が進展し、上下方向接続が増加する。
微細化と実装の組み合わせが主流となり、実装技術が性能を規定する局面はさらに増える。
まとめ
チップレットとCoWoSは、微細化限界に対する構造的な回答である。
モノリシック限界を超える鍵は、分割と再統合。
インターポーザ構造が接続密度を高め、HBM統合を可能にした。
2026年以降、勝敗を分けるのは実装力。
主戦場はすでに移行している。